製品情報 : PCI Express IP コア GPCIe

• PCI Express 統合開発パッケージ GPCIe DS
• 無償 PCI Express IP コア GPCIe (Gen1)
• PCI Express IP コア GPCIe 評価ボード

• CQ 出版社 組み込みネットに 関連記事 が掲載されました
• 2009 年 4 月現在、GPCIe 供給先が 10ヵ国を超えました。
• CQ 出版社 Design Wave Magazine (2009 年 2 月号、3 月号) に関連記 事が掲載されました。
• トランシーバを内蔵しないタイプの FPGA (Altera 社 Cyclone III) と PHY チップ (TI 社 XIO1100) の組み合わせに対応しました。

PCI Express 統合開発パッケージ GPCIe Development Suite

GPCIe Development Suite (以下 GPCIe DS と表記します) は、当社開発の PCI Express IP コア GPCIe を中心に、PCI Express 機器開発を支援する各種 の回路データ、ソフトウェア、技術サポートなどをまとめた統合開発パッケー ジです。

本パッケージには IP コアやソフトウェアだけでなく、 コンサルティングと技術サポートが含まれます。 開発の際に生じる疑問や問題について、当社の技術スタッフが実際の開発経験 に裏打ちされた実践的なアドバイスを行います。このため初めての PCI Express 機器開発でも適切な設計を短期間で行えます。

本パッケージをご購入頂くと、

GPCIe DS パッケージの内容

本パッケージには以下のものが含まれます。

• 5 年間のコンサルティングと技術サポート

  GPCIe の使用方法に関する質問への回答*。 用途に応じた適切な設計方針とデバイスの提案。 基板設計開発に関する質問への回答*。 GPCIe ソースコードの詳細に関する質問への回答*。 * 日本語または英語での対応となります。

  GPCIe への追加機能実装。 GPCIe からの不要な機能の削除。 GPCIe 未対応デバイス、未対応 OS への対応。 本パッケージの無償バージョンアップ。

• PCI Express 2.0 (Gen2) 対応 IP コア GPCIe

  Gen1 x1 〜 x8 レーン対応デバイス : Altera 社 ArriaGX、StratixII GX、Cyclone III、Xilinx 社 Spartan3 に対応。未対応デバイスには順次対応予定。 Gen2 x1 〜 x8 レーン対応デバイス : Altera 社 FPGA デバイス StratixII GX に対応 (Gen2 非対応スロットに接続した場合には Gen1 デバイスとして動作します)。

  外付け PHY チップへのインタフェース回路 (PIPE) : TI 社 XIO1100、Genesys 社 GL9714 にて動作確認済み。他のチップでの動作確認は順次実施予定。 ソースコード (VHDL 言語) 付属。 仕様詳細

• デバイスドライバと制御ライブラリ

  Linux、Windows をサポートしています。ソースコード (C 言語) が付属します。

  • Page Attribute Table を使用した PIO write combining に対応しています。
  • Windows 版は Windows Driver Foundation フレームワークを使用して作成されています。
• 簡易プロトコルアナライザ

  Altera 社の埋め込み式ロジックアナライザ SignalTapII を利用した、簡易的 な PCI Express プロトコルアナライザです。

  簡易プロトコルアナライザ

• Altera 社 DDR2 IP コアへのインタフェース回路
• 高速シリアルインターコネクト GLink IP コア

  GLink は当社開発によるインタフェース規格です。PCI Express 物理層 (PHY PCS 層) の上位に write enable 線を付与しただけの極めて単純な構成を持ち、 パケットヘッダやパケット解釈のオーバヘッドがほとんど無いため、PCI Express のピークに近い転送性能を得られます。またパケット解釈が不要のた め、インタフェース回路の規模はPCI Express のそれに比べて無視できる程度 にまで抑えられます。当社の一部の製品 は、このインタフェース規格を基板上の複数の FPGA 間の接続に使用し ています。
  PCI Express の物理層のみを利用した独自規格 GLink。		当社ボード GRAPE-DR model1800 における GLink の利用例。

PCI Express IP コア GPCIe の仕様

GPCIe は当社開発の PCI Express 2.0 (Gen2 対応) IP コアです。ユーザ自身 の設計した回路へ GPCIe を組み込むことで、PCI Express 2.0 プロトコルの 詳細に立ち入らずに他の PCI Express 2.0 デバイスとのインタフェースを実 現できます。

• エンドポイントとして動作します。スイッチやルートコンプレクス (ルー トポート) としては利用できません。
• PCI Express 2.0 規格で定められた物理層、データリンク層、トランザク ション層の上位に、アプリケーション層を実装しています。アプリケーション 層はアドレス線、データ線、イネーブル線からなる単純なユーザインタフェー ス、PCI コンフィグレーションレジスタ、DMA コントローラを提供します。こ れらによってユーザは、トランザクション層プロトコルの知識なしに他の PCI Express 2.0 デバイスとのインタフェースを実現できます。
• 回路はすべて VHDL で記述されています。リンク幅、最大ペイロード長、 フローコントロールバッファサイズを含む各種のパラメタは、VHDL の generic 文によってユーザが自由に指定できます。
• PCI Express 2.0 規格に完全には準拠していません。規格で定められた必 須機能のうち一部に未実装のものがあります。未実装の機能は主としてエラー の検出・報告・回復処理、電力管理、PCI Express コンプライアンステストに 関するものです。また実装済み機能の一部は、回路資源節約のためにあえて無 効化することが可能です。

• 表中の write 性能は write-combining 属性を設定したメモリ空間への Programed I/O の速度。read 性能は GPCIe からホスト計算機に対する DMA write の速度。
• 図中の赤線が実測値。青線は理論限界。理論限界の見積りにはチップセッ トや CPU に依存するパラメタを使用しており、それらの値は当社の実測によっ て求めた。
• GPCIe 評価ボード Model AGX8 に GPCIe を実装。 ホスト計算機 (Intel X38 チップセット) に接続して測定。

標準価格

1,890,000 円 (税・送料込み)。

関連情報

• GPCIe 評価ボード
• 無償 PCI Express IP コア GPCIe (機能限定版)
• 科学技術計算向け加速ボード GRAPE-DR

お客様の声

東京都 S 社 F 様

当社分析機器向けカードのインタフェースを PCI から PCI Express へ移行す るにあたって、KFCR 社の GPCIe と技術サポートを利用しました。

当社にとって PCI Express 機器の開発は初めての経験でしたが、設計段階から 詳しいアドバイスを頂き、スムースに開発をすすめられました。開発コストや、 要求性能、制約条件 (ソフトウェアには一切の変更を加えたくない、I/O 空 間のサポートが必須、など) を総合的に考慮したうえでの適切な設計方針選定 が、スムースな移行の決め手だったと思います。

製品開発後のアフターサービスにも感謝しています。製品の社内テスト中に、 いくつかの PC との間にいわゆる相性問題が発生しましたが、1 週間程度で迅 速に対応して頂きました。現在すべての PC から問題なく利用できています。

東京都 H 大学 D 様

当研究室で開発中の高速ネットワーク機器に KFCR 社の GPCIe を採用しまし た。IP コアにソースコードが付属することと、強力な技術サポートが採用の 決め手でした。

研究室レベルの開発では IP コアに独自の修正を加えたい場合も多く、また実 効速度について厳しい要求があるためホスト PC の特性に合わせた細かなチュー ニングが必要となります。このような用途にはソースコードが必須でした。

技術サポートについては、IP コアに関する質問だけでなく、基板設計や PC の chipset の挙動、デバイスドライバなどに関する質問ついても現場の技術 者が応対してくれるため、的確な回答が迅速に得られ、非常に助かっています。

PCI Express IP コア GPCIe 動作確認状況

動作確認済みの評価ボード

• K&F Computing Research 社 GPCIe2-Eval-S2GX8 (Gen2 x8 レーンデバイスとして)
• PLDA 社 XpressGXII (Gen2 x8 レーンデバイスとして)
• K&F Computing Research 社 GPCIe-Eval-AGX8 (Gen1 x8 レーンデバイスとして)
• Altera 社 Arria GX Development Board (Gen1 x4 レーンデバイスとして)
• Paltek 社 Spartan-3 x4 PCI-Express Evaluation board (Gen1 x1 レーンデバイスとして)

動作確認済みのチップセット

• Intel 5400
• Intel X38 Express
• Intel G31 Express
• Intel Q35 Express
• Intel Q43 Express
• Intel 975X Express
• AMD 690G chipset
• ATI Radeon Xpress 200
• NVIDIA MCP61S

動作確認済みのマザーボード

• Tyan Tempest i5400XL (Intel 5400 chipset)
• ASUS P5E (Intel X38 Express chipset)
• ECS G31T-M (Intel G31 Express chipset)
• msi K9N6SGM-V (NVIDIA MCP61S chipset)

動作確認済みの PC

• Dell dimension 3100c (Intel 915G Express chipset)
• Dell OptiPlex755 (Intel Q35 chipset)
• Dell OptiPlex760 (Intel Q43 chipset)
• eMachines J3028 (ATI Radeon Xpress 200 chipset)
• eMachines J3042 (ATI Radeon Xpress 200 chipset)
• HP xw4400 (Intel 975X Express chipset)
• HP xw4550 (AMD 690G chipset)
• HP xw4600^* (Intel X38 Express chipset)

無償 PCI Express IP コア GPCIe (機能限定版)

GPCIe は当社開発の PCI Express IP コアです。ユーザ自身の設計した回路へ 組み込むことで、PCI Express プロトコルの詳細に立ち入らずに他の PCI Express デバイスとのインタフェースを実現できます。 機能限定版は Gen1 のみに対応しています。また対応デバイスに制限があります。 Gen2 対応、およびより多くのデバイスへの対応が必要な場合には GPCIe DS をお求めください。

GPCIe (機能限定版) の主な特徴

• Altera 社の FPGA、Arria GX および Stratix II GX 上で動作します。 Stratix II GX での x8 レーン動作だけでなく、Altera 社の動作保証範囲を 超えて、ArriaGX での x8 レーン動作にも対応しています。なお GPCIe DS に含まれる上位互換の IP コアではより多くの デバイスや PCI Express 2.0 (Gen2) に対応しています。
• 利用条件 (後述) の範囲内で無償で利用できます。商用利用も可能です。
• 回路データ (VHDL による記述) が配布されるため、ユーザ独自の改変や機能拡張をおこなえます。
• 単純なインタフェース (アドレス線、データ線、イネーブル線) を持ち、 PCI Express プロトコルの詳細な知識なしに利用できます。

仕様

• エンドポイントとして動作します。スイッチやルートコンプレクス (ルー トポート) としては利用できません。
• PCI Express 規格で定められた物理層、データリンク層、トランザクショ ン層の上位に、アプリケーション層を実装しています。アプリケーション層は アドレス線、データ線、イネーブル線からなる単純なユーザインタフェース、 PCI コンフィグレーションレジスタ、DMA コントローラを提供します。これら によってユーザは、トランザクション層プロトコルの知識なしに他の PCI Express デバイスとのインタフェースを実現できます。
• 回路はすべて VHDL で記述されています。リンク幅、最大ペイロード長、 フローコントロールバッファサイズを含む各種のパラメタは、VHDL の generic 文によってユーザが自由に指定できます。
• PCI Express 規格に完全には準拠していません。規格で定められた必須機 能のうち一部に未実装のものがあります。未実装の機能は主としてエラーの検 出・報告・回復処理、電力管理、PCI Express コンプライアンステストに関す るものです。また実装済み機能の一部は、回路資源節約のためにあえて無効化 することが可能です。

利用許諾

以下の条件のもとで無償で利用できます^注1。 商用利用、再配布、機能の改変、拡張も可能です。

• PCI コンフィグレーションレジスタに書き込まれている当社のベンダ ID (1B1Ah) を変更しないこと。
• GPCIe (機能限定版) を使用して得られた成果物 (GPCIe (機能限定版) を その内部で使用している回路データ、またはその回路データを搭載したハード ウェア、それらを利用して得られた研究成果) の販売または配布、公表をおこ なう際には、「(株)K&F Computing Research 社製 PCI Express IP コア GPCIe を使用した」旨を、成果物本体または取扱説明書、論文等に明記するこ と。
• GPCIe (機能限定版) に起因するいかなるトラブルに関しても、当社に対 してその責任を問わないこと。
• GPCIe (機能限定版) の利用地域を原則として日本国内に限ること。日本 国外での利用を希望する場合には個別に著作権者の許可を得ること。
• GPCIe (機能限定版) を再配布 (機能の改変、拡張をおこなったものの配 布も含む) する際には、再配布物もまた本利用許諾に従うこと。

配布

GPCIe (機能限定版) 本体、リファレンスデザイン、制御用ソフトウェア一式 をまとめた開発キットの無償配布をおこなっています (最新版の概要とユーザガイド )。利用を希望される方は support@kfcr.jp までご連絡ください。

GPCIe (機能限定版) 開発キット内容:

• GPCIe (機能限定版) 本体 (VHDL で記述された回路データ)。
• リファレンスデザイン (GPCIe (機能限定版) を利用したサンプル回路。VHDL で記述)。
• リファレンスデザインデバイスドライバ (Linux 用。ソースコード付き)。
• リファレンスデザイン制御ライブラリ (ソースコード付き)。
• ユーザガイド、その他の文書。

GPCIe (機能限定版) 利用サポート契約

関連情報

• PCI Express 統合開発パッケージ GPCIe DS
• GPCIe 評価ボード
• 科学技術計算向け加速ボード GRAPE-DR

動作確認状況

動作確認済みの評価ボード

• K&F Computing Research 社 GPCIe2-Eval-S2GX8 (Gen1 x8 レーンデバイスとして)
• PLDA 社 XpressGXII (Gen1 x8 レーンデバイスとして)
• K&F Computing Research 社 GPCIe-Eval-AGX8 (Gen1 x8 レーンデバイスとして)
• Altera 社 Arria GX Development Board (Gen1 x4 レーンデバイスとして)

動作確認済みのチップセット

PCI Express IP コア GPCIe 評価ボード

	GPCIe-Eval-AGX8	GPCIe2-Eval-S2GX8	GPCIe-Eval-AGX4x4
			準備中
プロセッサチップ	Altera 社 FPGA Arria GX または Stratix II GX
	Arria GX (EP1AGX60) 1 個	Stratix II GX (EP2SGX60) 1 個	Arria GX (EP1AGX60) 4 個
ホストインターフェイス	8レーン PCI Express	8レーン PCI Express2.0 (Gen2)	16レーン PCI Express
チップ間インターフェイス	N/A	N/A	2.5GHz 双方向シリアルリンク (リング結合)
付属品	GPCIe (機能限定版) 開発キット	GPCIe (機能限定・Gen2 対応版) 開発キット 注2	GPCIe (機能限定版) 開発キット
標準価格 (税・送料込み)	199,500円	357,000円注3	ご相談下さい

• 注1: 条件を満たさない利用 (ベンダ ID を変更し ての利用等) も承ります。料金は利用方法や目的により異なりますので別途ご 相談ください。
• 注2: 付属の GPCIe (機能限定・Gen2 対応版) 開発 キット に含まれる IP コアは、本評価ボード上でのみご利用頂けます。他の 評価ボードや FPGA デバイス上で利用される場合には、別途 GPCIe DS をお求めください。
• お問合せは info@kfcr.jp まで。